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专利信息

基于FPGA进位链的电路结构优化方法及系统【异议或纠错】

档案编号： CQ-407-0911-1252
档案文号：
专利权人： 申请人 
发布时间： 发布时间 
档案分类： 专利权 
分 类 号： 第G06F30/327类
授权状态： 已授权
档案内容： 本发明提出一种基于FPGA进位链的电路结构优化方法及系统,该方法包括：通过逻辑综合工具对目标逻辑运算进行逻辑综合,得到综合网表；获取所述综合网表中关键路径；若所述关键路径上查位表的实际输入个数不大于预设阈值,且所述关键路径上参考路径两端的相邻元件为进位链,则将所述关键路径上的查位表转换为进位链,所述参考路径为连续相邻的查找表所组成的路径。本发明实施例通过查找关键路径上符合变换要求的查找表,并将查找变转换为进位链,由于进位链和查找表两个元件之间的时延较大,而进位链和进位链之间的时延较小,将相邻的进位链和查找变转换为两个相邻的进位链,从而减小了电路时延,增加了电路频率,提高了FPGA芯片的性能。
附件下载：  (原始资料备查)

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