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专利信息

用于数字电路验证的通用连通性测试方法、设备和介质【异议或纠错】

档案编号： CQ-061-8531-8731
档案文号：
专利权人： 申请人 
发布时间： 发布时间 
档案分类： 专利权 
分 类 号： 第G06F30/33;G06F30/3312;G06F30/327类
授权状态： 已授权
档案内容： 本发明公开了一种用于数字电路验证的通用连通性测试方法、设备和介质,包括以下具体步骤：获取目标检测路径,对源端和目的端的时序连接关系进行检查；基于源端和目的端的时序连接关系,对数字电路的目标运行时刻进行连通测试；定义语言描述连接关系,采用脚本生成仿真工具运行时的命令脚本,根据脚本解析生成连通测试所需代码。源端和目的端的时序连接关系的输写接近自然语言,清晰明了,且确认方便,只需输写连接关系,其他相关代码和环境全自动生成,支持非1对1的复杂连接关系,利用仿真工具的断点功能来支持时序路径,可选的在数字电路运行到某个点后进行连通测试,能够自动化生成整套环境,减少编译复杂度。
附件下载：  (原始资料备查)

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