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一种集成电路物理设计收敛的方法和装置【异议或纠错】

档案编号: CQ-260-1086-7441
档案文号:
专利权人: 申请人 
发布时间: 发布时间 
档案分类: 专利权 
分 类 号: 第G06F30/398类
授权状态: 已授权
档案内容: 本发明提出一种集成电路物理设计收敛的方法和装置,涉及集成电路设计领域,在第一层级验证相邻第二层级子模块之间的边界连接是否符合设计要求;边界连接符合设计要求后删除每个第二层级的标准单元,并导入每个第二层级的目标数据;对导入目标数据后的第一层级进行第一物理验证;第一物理验证符合设计要求后导入每个第二层级中被删除的标准单元,并对导入标准单元后的第一层级进行第二物理验证;第二物理验证符合设计要求后,继续后续物理设计收敛流程。本发明精简设计规模,缩短验证周期又可以优先解决出错概率更高的设计内容。有效提升物理收敛速度,缩短设计周期,加快芯片上市进程,推进产品面世时间。
附件下载:  (原始资料备查)

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