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专利信息

一种时序路径的分割优化方法、装置、介质和计算设备【异议或纠错】

档案编号： CQ-056-7916-1787
档案文号：
专利权人： 申请人 
发布时间： 发布时间 
档案分类： 专利权 
分 类 号： 第G06F30/331;G06F30/3312类
授权状态： 已授权
档案内容： 本发明的实施方式提供了一种时序路径的分割优化方法、装置、介质和计算设备。该方法包括：对获取到的芯片设计信息进行解析和建模,得到芯片设计对应的超图；其中,超图中至少包括多个节点、连接线以及FPGA,连接线用于连接节点；从超图中确定预设数量的关键时序路径；其中,关键时序路径的总延时时间大于超图中除关键时序路径之外的时序路径的总延时时间；根据各个关键时序路径的边权,得到每一关键时序路径的初始权重；根据每一关键时序路径的初始权重和FPGA对超图进行分割,得到多个待优化子超图；对多个待优化子超图进行预设次数的迭代优化,得到目标子超图。本发明使时序路径能够满足建立时间要求,提升了用户芯片设计验证的准确性。
附件下载：  (原始资料备查)

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